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Si570/Si571
Table 4. CLK± Output Levels and Symmetry
Parameter
Symbol
V O
Test Condition
mid-level
Min
V DD – 1.42
Typ
—
Max
V DD – 1.25
Unit
V
LVPECL Output Option
1
V OD
V SE
swing (diff)
swing (single-ended)
1.1
0.55
—
—
1.9
0.95
V PP
V PP
LVDS Output Option
2
V O
V OD
mid-level
swing (diff)
1.125
0.5
1.20
0.7
1.275
0.9
V
V PP
CML Output Option 2
CMOS Output Option 3
Rise/Fall time (20/80%)
V O
V OD
V OH
V OL
t R, t F
2.5/3.3 V option mid-level
1.8 V option mid-level
2.5/3.3 V option swing (diff)
1.8 V option swing (diff)
I OH = 32 mA
I OL = 32 mA
LVPECL/LVDS/CML
CMOS with C L = 15 pF
—
—
1.10
0.35
0.8 x V DD
—
—
—
V DD – 1.30
V DD – 0.36
1.50
0.425
—
—
—
1
—
—
1.90
0.50
V DD
0.4
350
—
V
V
V PP
V PP
V
V
ps
ns
LVPECL:
V DD – 1.3 V (diff)
Symmetry (duty cycle)
SYM
LVDS:
1.25 V (diff)
45
—
55
%
Notes:
1. 50 ? to V DD – 2.0 V.
2. R term = 100 ? (differential).
3. C L = 15 pF
CMOS:
V DD /2
Rev. 1.4
7
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